バウンダリスキャン

　1970年代中頃、部品実装済みのプリント回路基板 （PCB） の構造上の試験は、インサーキットのネイルベッド法 （bed-of-neil） と呼ばれる手法 （下図） に大部分を頼っていました。 この試験方法は基板上の銅配線上に設けた試験ランド または 他の接点を通して個々のデバイスにアクセスするためのネイルベッドを含む治具を使用する事により行われます。 試験は非通電試験に続く通電試験の２段階で実行されます。 非通電試験は、電極と基板上のアクセス・ポイント間の物理的な接続の完全性をチェックします。 それからインピーダンス測定に基づくオープンとショート試験を実行します。導通試験は 基板上の選択された部品に入力を加えその応答を測定します。

被測定物と電気的に接続されたデバイスは 通常、安全な状態 （他に影響されない状態） に置くか （これは 「保護」 プロセスと呼びます）、それらの出力は テスタのドライバ・チャンネルからの入力によりハイ または ローに通常保持します （この処理は 「バック・ドライビング」 呼ばれます）。 これにより、基板上の被測定物の機能を調べることが可能です。基本的に インサーキットのネイルベッド法は、基板上の部品に対する物理的なアクセスに依存します。 スルーホールのメッキ技術により、通常、テストリードを基板の 「B」 面で配線し、すなわち 基板のはんだ面に追加してアクセスを行います。 表面実装部品の出現は、製造業者が部品を基板 「A」 面と 「B」 面の両面に配置する事を意味しました。 表面実装部品のリード間のピッチが狭くなると、配線間の物理的な距離が短くなります。 これは対象物へテスト・リードの電極を正確に接続する上で重大な影響を及ぼしました。さらに多層基板の開発によってアクセス上の多くの問題が増大しました。
これが 1980年代の中頃の状況で、そのためにヨーロッパのエレクトロニクス会社のテスト・エンジニアが 問題点とその可能な解決方法を調査するために集まりました。 そのグループは Joint European Test Action Group （JETAG） と呼ばれました。 彼らにより選択された解決方法は部品の境界 (” boundary” それゆえに 「boundary scan」 の名前がつきました) にシリアル・シフト・レジスタを配置するという考え方でした。 後にグループには 北アメリカの会社も参加し、「ヨーロッパ」 を意味する 「E」 がタイトルから削除され、Joint Test Action Group （JTAG） となりました。 更に IEEE で 1149.1 としてインストラクション・レジスタや BSDL 等が追加されバウンダリ・スキャンという名称で規格化

バウンダリスキャンの原理

バウンダリ・スキャンは LSI チップの主要な入力信号と出力信号にバウンダリ・スキャン・セルと呼ばれる多目的メモリ・デバイスを追加する事で実現します。 デバイスの基本的に入力のセルは、「入力セル (input cell)」 として参照され、基本的に出力のセルは 「出力セル （output cell）」 として参照されます。 「入力（input）」 と 「出力(output)」 は、デバイスのコア・ロジックと関連しています。 下図 を参照してください。
バウンダリ・スキャン・セルの集合はパラレル-イン、パラレル-アウトのシフト・レジスタとして定義されます。 パラレル・ロード動作は 「キャプチャ」 動作と呼ばれ、デバイスの入力ピンの信号は入力セルにロードされ、コア・ロジックを通過したデバイスの出力ピンの信号値は出力セルにロードされます。
パラレル・アンロード動作は 「アップデート」 動作と呼ばれ、デバイスの現在の入力セルの信号値がコアロジックに渡されます。 これはデバイスの入力ピンの値を置き換えます。 また現在の出力側のスキャン・セルの信号値がデバイスの出力ピンから出力されます。 これによりコアロジックで生成された出力値が置き換わります。またデータも同様にシフトレジスタの周囲でシリアル・モードでシフトされ、デバイスの試験データ専用の入力 TDI (Test Data In) ピンから始まり、デバイスの試験データ専用の出力 TDO (Test Data Out） ピンで終ります。 試験クロック （TCK） はデバイスのもう一本の専用の入力ピンから供給されます。 モードの操作は入力専用の 「試験モード選択」 "Test Mode Select" (TMS) と呼ぶシリアル制御信号から制御されます。

バウンダリスキャンの応用

１．基板の部品実装試験

元々の JTAG の応用として考案されたのが基板の試験ですから、バウンダリ・スキャンでは最も基本となります。 従来、ICT で行ってきた基板パターンのチェックとデバイスの半田付け接続性のチェックが PC 経由のシリアル信号で実現できます。 試験データはネットリストから自動で生成が可能ですし、また専用の言語を使用して記述することも可能です。

２．メモリの実装試験

バウンダリ・スキャンのレジスタに接続されているメモリの接続性 及びアレイの不良を診断します。 標準のバウンダリ・スキャンのセルではDCタイミングのみになりますが、LogicVision 社の MemBIST-XL 等が埋め込まれている場合は AC タイミングでの試験が可能になります。

３．オンボード・プログラミング

ISP対応のデバイスがバウンダリ・スキャンのチェーンに組み込まれている場合、これらのデバイスに対してjam，ＳＴＡＰＬあるいはＳＶＦフォーマットでプログラムすることが可能です。
従来のプログラマを使用したときのようにブランク・チェックやベリファイが実装状態で可能になります。
また、フラッシュ・メモリも同様にして実装済みボード上でプログラムが可能です。